Google překladač: English Deutsch

StreamTech.tv

streamtech tv-logo

HDL Verifier automaticky generuje UVM komponenty

Autor článku: MathWorks   

Tags: ASIC | Elektronické obvody | FPGA | HDL Verifier | Komponenty | MathWorks | UVM

HDL Verifier-4-2003Spo­leč­nost MathWorks ozná­mi­la 14. ledna 2020, že HDL Ve­ri­fier po­sky­tu­je pod­po­ru pro Uni­ver­sal Ve­ri­fi­cati­on Me­tho­do­lo­gy (UVM) po­čí­na­je vy­dá­ním 2019b, které je ak­tu­ál­ně k dis­po­zi­ci. HDL Ve­ri­fier umožňuje tech­ni­kům ově­řo­vá­ní ná­vrhů vy­ví­je­jí­cím ná­vrhy ob­vo­dů FPGA a ASIC k vy­tvá­ře­ní UVM kom­po­nent a zku­šeb­ních testů přímo ze mo­de­lů Si­mu­lin­ku a po­u­ží­vat je v si­mu­lá­to­rech, které pod­po­ru­jí UVM, stej­ně jako mo­de­ly od firem Sy­nopsys, Ca­den­ce a Men­tor. Ne­dáv­ná stu­die Wil­son Re­search Group zjis­ti­la, že 48 % na­vr­ho­va­ných pro­jek­tů FPGA a 71 % na­vr­ho­va­ných pro­jek­tů ASIC se při ově­řo­vá­ní ná­vr­hu spo­lé­há na UVM.

Vý­vo­já­ři al­go­rit­mů a ar­chi­tek­ti sys­té­mů ob­vykle vy­ví­je­jí nový obsah al­go­rit­mů v Matla­bu a Si­mu­lin­ku. Pro ově­řo­vá­ní ná­vr­hu (De­sign Ve­ri­fi­cati­on – DV) poté in­že­ný­ři po­u­ží­va­jí mo­de­ly Matla­bu a Si­mu­lin­ku jako re­fe­renč­ní, neboť ma­nuál­ně za­dá­va­jí kód pro zku­šeb­ní testy RTL, což může být velmi ča­so­vě ná­roč­ný pro­ces. Nyní s HDL Ve­ri­fie­rem mohou DV in­že­ný­ři au­to­ma­tic­ky ge­ne­ro­vat kom­po­nen­ty UVM, jako jsou sek­ven­ce nebo vý­sled­ko­vé ta­bul­ky, z mo­de­lů na úrov­ni sys­té­mu, které již byly vy­vi­nu­ty v Si­mu­lin­ku. Tento pří­stup zkra­cu­je čas, který in­že­ný­ři strá­ví vý­vo­jem zku­šeb­ních testů pro ná­vrhy ob­vo­dů ASIC a FPGA po­u­ží­va­ných v apli­ka­cích, jako je bez­drá­to­vá ko­mu­ni­ka­ce, ve­sta­vě­né vi­dě­ní a ovlá­da­cí prvky.

HDL Verifier-1-2003

Díky novým funk­cím nyní HDL Ve­ri­fier na­bí­zí roz­ší­ře­nou pod­po­ru týmům pro ově­řo­vá­ní ná­vr­hu od­po­věd­ných za ově­řo­vá­ní tvor­by ob­vo­dů ASIC a FPGA. Úko­lo­vá­ni vý­vo­jem přís­ných zku­šeb­ních testů v HDL si­mu­lá­to­rech po­mo­cí ma­nuální­ho za­dá­vá­ní kódu v Sys­tem­Ve­ri­lo­gu, mohou nyní tyto týmy pro ově­řo­vá­ní ná­vr­hu ge­ne­ro­vat ově­řo­va­cí kom­po­nen­ty přímo z exis­tu­jí­cích mo­de­lů Matla­bu a Si­mu­lin­ku a opě­tov­ně je po­u­ží­vat k urych­le­ní vy­tvá­ře­ní pro­stře­dí pro ově­řo­vá­ní vý­ro­by.
HDL Ve­ri­fier R2019b je nyní ce­lo­svě­to­vě do­stup­ný. Další in­for­ma­ce na­lez­ne­te na mathworks.com/verify.


Mohlo by vás zajímat:
 

Přidat komentář

Bezpečnostní kód
Obnovit