Po | Út | St | Čt | Pá | So | Ne |
---|---|---|---|---|---|---|
1 | 2 | 3 | 4 | |||
5 | 6 | 7 | 8 | 9 | 10 | 11 |
12 | 13 | 14 | 15 | 16 | 17 | 18 |
19 | 20 | 21 | 22 | 23 | 24 | 25 |
26 | 27 | 28 | 29 | 30 |
- 05.06. Autodesk Inventor – kurz pro pokročilé (sestavy a strojní nábrhy)
- 05.06. Autodesk Inventor – kurz iLogic
- 05.06. Trimble Sketchup – workshop dynamické komponenty
- 05.06. Trimble Sketchup – workshop práce s terénem
- 05.06. Autodesk Maya – pokročilé techniky modelování
- 05.06. AutoCAD 2013 - základní kurz
- 06.06. Autodesk Maya – pokročilé techniky renderování
- 07.06. AutoCAD a AutoCAD LT – základní kurz
- 07.06. Autodesk Inventor – kurz pro středně pokročilé (modelování součástí a plochy)...
- 07.06. Autodesk 3DS MAX – kurz
Aktuální články
- Letiště Praha kontroluje stavební rozpočty využitím BIM a CCI
- Pozvánka na konferenci Mapy jsou pro každého 2023
- Moderní technologie ve stavebnictví
- Dva webináře o Bin Pickingu od Photonea tento týden
- Nový laserový 3D skener Trimble X9
- UltiMaker uvádí na trh 3D tiskárnu Method XL
- Nová řada tiskáren Canon Arizona 1300 s technologií FLOW
- Munro uvádí SUV elektromobil MK_1 Pick-Up
CAD na www.SystemOnLine.cz
HDL Verifier automaticky generuje UVM komponenty |
Čtvrtek, 16 Leden 2020 14:06 | |
Vývojáři algoritmů a architekti systémů obvykle vyvíjejí nový obsah algoritmů v Matlabu a Simulinku. Pro ověřování návrhu (Design Verification – DV) poté inženýři používají modely Matlabu a Simulinku jako referenční, neboť manuálně zadávají kód pro zkušební testy RTL, což může být velmi časově náročný proces. Nyní s HDL Verifierem mohou DV inženýři automaticky generovat komponenty UVM, jako jsou sekvence nebo výsledkové tabulky, z modelů na úrovni systému, které již byly vyvinuty v Simulinku. Tento přístup zkracuje čas, který inženýři stráví vývojem zkušebních testů pro návrhy obvodů ASIC a FPGA používaných v aplikacích, jako je bezdrátová komunikace, vestavěné vidění a ovládací prvky. Díky novým funkcím nyní HDL Verifier nabízí rozšířenou podporu týmům pro ověřování návrhu odpovědných za ověřování tvorby obvodů ASIC a FPGA. Úkolováni vývojem přísných zkušebních testů v HDL simulátorech pomocí manuálního zadávání kódu v SystemVerilogu, mohou nyní tyto týmy pro ověřování návrhu generovat ověřovací komponenty přímo z existujících modelů Matlabu a Simulinku a opětovně je používat k urychlení vytváření prostředí pro ověřování výroby.
Mohlo by vás zajímat:
|