Aktuální články
- Xencelabs představuje Xencelabs Sift Display 16
- Navrhujeme datovou infrastrukturu s využitím BIM technologií a simulace sítí
- Santiniho kaple ve virtuální a rozšířené realitě
- Nejnovější aktualizace SprutCAM X a X Robot
- Workshop Do letních měsíců s novým SOLIDWORKS
- Robotické rameno řízené mikropočítačem
- První Wienerberger fórum roku 2024 bude 16. května
- 3D tiskárna microArch D1025 se dvěma rozlišeními
CAD na www.SystemOnLine.cz
T+T Technika a trh
HDL Verifier automaticky generuje UVM komponenty |
Čtvrtek, 16 Leden 2020 14:06 | |
Společnost MathWorks oznámila 14. ledna 2020, že HDL Verifier poskytuje podporu pro Universal Verification Methodology (UVM) počínaje vydáním 2019b, které je aktuálně k dispozici. HDL Verifier umožňuje technikům ověřování návrhů vyvíjejícím návrhy obvodů FPGA a ASIC k vytváření UVM komponent a zkušebních testů přímo ze modelů Simulinku a používat je v simulátorech, které podporují UVM, stejně jako modely od firem Synopsys, Cadence a Mentor. Nedávná studie Wilson Research Group zjistila, že 48 % navrhovaných projektů FPGA a 71 % navrhovaných projektů ASIC se při ověřování návrhu spoléhá na UVM. Vývojáři algoritmů a architekti systémů obvykle vyvíjejí nový obsah algoritmů v Matlabu a Simulinku. Pro ověřování návrhu (Design Verification – DV) poté inženýři používají modely Matlabu a Simulinku jako referenční, neboť manuálně zadávají kód pro zkušební testy RTL, což může být velmi časově náročný proces. Nyní s HDL Verifierem mohou DV inženýři automaticky generovat komponenty UVM, jako jsou sekvence nebo výsledkové tabulky, z modelů na úrovni systému, které již byly vyvinuty v Simulinku. Tento přístup zkracuje čas, který inženýři stráví vývojem zkušebních testů pro návrhy obvodů ASIC a FPGA používaných v aplikacích, jako je bezdrátová komunikace, vestavěné vidění a ovládací prvky. Díky novým funkcím nyní HDL Verifier nabízí rozšířenou podporu týmům pro ověřování návrhu odpovědných za ověřování tvorby obvodů ASIC a FPGA. Úkolováni vývojem přísných zkušebních testů v HDL simulátorech pomocí manuálního zadávání kódu v SystemVerilogu, mohou nyní tyto týmy pro ověřování návrhu generovat ověřovací komponenty přímo z existujících modelů Matlabu a Simulinku a opětovně je používat k urychlení vytváření prostředí pro ověřování výroby.
Mohlo by vás zajímat:
|