Po | Út | St | Čt | Pá | So | Ne |
---|---|---|---|---|---|---|
1 | 2 | 3 | ||||
4 | 5 | 6 | 7 | 8 | 9 | 10 |
11 | 12 | 13 | 14 | 15 | 16 | 17 |
18 | 19 | 20 | 21 | 22 | 23 | 24 |
25 | 26 | 27 | 28 | 29 | 30 | 31 |
- 20.03. Metrologické školení » Metrologie v praxi II
- 20.03. Webinář: Efektivní programování NC strojů s 3DEXPERIENCE DELMIA
- 21.03. workshop Strukturální mechanika v programu COMSOL Multiphysics
- 05.04. AutoCAD 2013 - základní kurz
- 10.04. Metrologické školení » Měření tvrdosti kovových materiálů
- 15.05. Metrologické školení » Drsnost povrchu
- 23.05. Metrologické školení » Metrologie v praxi I
- 30.05. NEXT 3D: Inovace díky 3D tisku (konference)
Aktuální články
- Objevte možnosti SolidSteel Parametric pro 3D konstrukci
- Využití digitálního dvojčete v moderním vývoji a výrobě
- Integrace Ideate Automation s Autodesk Construction Cloudem
- Hexagon MI uvádí optický 3D skener SmartScan VR800
- Překvapivé benefity robotizace – uchovává know-how
- První náhled na Lumion 2024
- Resinová tiskárna DF2 od Raise3D nyní na Abc3D
- SiteFlow při rekonstrukci vodovodů a kanalizací v Lysé
CAD na www.SystemOnLine.cz
T+T Technika a trh
HDL Verifier automaticky generuje UVM komponenty |
Čtvrtek, 16 Leden 2020 14:06 | |
Společnost MathWorks oznámila 14. ledna 2020, že HDL Verifier poskytuje podporu pro Universal Verification Methodology (UVM) počínaje vydáním 2019b, které je aktuálně k dispozici. HDL Verifier umožňuje technikům ověřování návrhů vyvíjejícím návrhy obvodů FPGA a ASIC k vytváření UVM komponent a zkušebních testů přímo ze modelů Simulinku a používat je v simulátorech, které podporují UVM, stejně jako modely od firem Synopsys, Cadence a Mentor. Nedávná studie Wilson Research Group zjistila, že 48 % navrhovaných projektů FPGA a 71 % navrhovaných projektů ASIC se při ověřování návrhu spoléhá na UVM. Vývojáři algoritmů a architekti systémů obvykle vyvíjejí nový obsah algoritmů v Matlabu a Simulinku. Pro ověřování návrhu (Design Verification – DV) poté inženýři používají modely Matlabu a Simulinku jako referenční, neboť manuálně zadávají kód pro zkušební testy RTL, což může být velmi časově náročný proces. Nyní s HDL Verifierem mohou DV inženýři automaticky generovat komponenty UVM, jako jsou sekvence nebo výsledkové tabulky, z modelů na úrovni systému, které již byly vyvinuty v Simulinku. Tento přístup zkracuje čas, který inženýři stráví vývojem zkušebních testů pro návrhy obvodů ASIC a FPGA používaných v aplikacích, jako je bezdrátová komunikace, vestavěné vidění a ovládací prvky. Díky novým funkcím nyní HDL Verifier nabízí rozšířenou podporu týmům pro ověřování návrhu odpovědných za ověřování tvorby obvodů ASIC a FPGA. Úkolováni vývojem přísných zkušebních testů v HDL simulátorech pomocí manuálního zadávání kódu v SystemVerilogu, mohou nyní tyto týmy pro ověřování návrhu generovat ověřovací komponenty přímo z existujících modelů Matlabu a Simulinku a opětovně je používat k urychlení vytváření prostředí pro ověřování výroby.
Mohlo by vás zajímat:
|