Partneři Projektu CAD
Po | Út | St | Čt | Pá | So | Ne |
---|---|---|---|---|---|---|
1 | 2 | 3 | 4 | 5 | 6 | |
7 | 8 | 9 | 10 | 11 | 12 | 13 |
14 | 15 | 16 | 17 | 18 | 19 | 20 |
21 | 22 | 23 | 24 | 25 | 26 | 27 |
28 | 29 | 30 | 31 |
- 05.07. AutoCAD 2013 - základní kurz
- 07.07. AutoCAD a AutoCAD LT – základní kurz
- 10.07. Trimble SketchUp – základní kurz
- 10.07. workshop Strukturální mechanika v programu COMSOL Multiphysics
- 14.07. AutoCAD – kurz pro středně pokročilé
- 16.07. Trimble SketchUp – workshop dynamické komponenty
- 16.07. Trimble SketchUp – workshop práce s terénem
- 21.07. AutoCAD – kurz pro pokročilé
- 23.07. Autodesk Inventor – základní kurz
- 28.07. Trimble SketchUp – základní kurz
Aktuální články
- Proti proudu času: Švýcarští inženýři závodí o záchranu poškozené přehrady
- Dassault Systèmes a Patrick Jouin představili Ta.Tamu
- FAB25 Czechia – Brno 4. až 7. července 2025
- ENCY World Conference 2025: Světové setkání ENCY komunity
- Ohlédnutí za Advanced Engineering TechDay 2025
- Import mapy technické infrastruktury z DTM ČR
- Maker tábory pro děti – kreativita, technika a zábava
- Podejte návrh na přednášku pro BIM OPEN 2025
HDL Verifier automaticky generuje UVM komponenty |
Čtvrtek, 16 Leden 2020 14:06 | |
Vývojáři algoritmů a architekti systémů obvykle vyvíjejí nový obsah algoritmů v Matlabu a Simulinku. Pro ověřování návrhu (Design Verification – DV) poté inženýři používají modely Matlabu a Simulinku jako referenční, neboť manuálně zadávají kód pro zkušební testy RTL, což může být velmi časově náročný proces. Nyní s HDL Verifierem mohou DV inženýři automaticky generovat komponenty UVM, jako jsou sekvence nebo výsledkové tabulky, z modelů na úrovni systému, které již byly vyvinuty v Simulinku. Tento přístup zkracuje čas, který inženýři stráví vývojem zkušebních testů pro návrhy obvodů ASIC a FPGA používaných v aplikacích, jako je bezdrátová komunikace, vestavěné vidění a ovládací prvky. Díky novým funkcím nyní HDL Verifier nabízí rozšířenou podporu týmům pro ověřování návrhu odpovědných za ověřování tvorby obvodů ASIC a FPGA. Úkolováni vývojem přísných zkušebních testů v HDL simulátorech pomocí manuálního zadávání kódu v SystemVerilogu, mohou nyní tyto týmy pro ověřování návrhu generovat ověřovací komponenty přímo z existujících modelů Matlabu a Simulinku a opětovně je používat k urychlení vytváření prostředí pro ověřování výroby.
Mohlo by vás zajímat:
|